前言

之前做SAR ADC的时候整理过相关电路原理，但发现长时间不看就会忘记，所以后面打算把之前学过的相关电路知识都整理到公众号上来。

这篇主要整理一下逐次逼近 ADC 的基本原理、采样电路、混叠现象、相干采样、动态锁存比较器、电荷比例 DAC，以及采样开关中的非理想效应和自举采样电路。先把这条主线顺下来，后面再根据需要分别展开。

一、逐次逼近（SAR ADC） 原理

逐次逼近转换器的转换过程是对所有可能的量化水平进行基本的二分检索，直到收敛至最终的数字输出。其框图如图所示。N 位移位寄存器控制转换的时序，其中 N 为 ADC 的分辨率。Vin 经过采样后与 ADC 输出进行比较。比较器的输出控制二分检索的方向，逐次逼近 ADC 的输出其实就是实际转换所得的数字码。

二、逐次逼近过程

1. 在移位寄存器的输入端输入1，每转换一位，就向右移一位。BN-1=1，BN-2到B0都等于0。
2. SAR的MSB(即DN-1)的初始值设为1,其余位(即从DN-2 到D。)均设为0。
3. 由于SAR的输出控制着DAC，且SAR的输出为100……0，因此DAC的输出将被设为VREF/2。
4. 接着,将VIN与VREF/2.进行比较。若VREF/2大于VIN，则比较器输出1，并将DN-1复位为0。若VREF/2小于VIN，则比较器输出0，DN-1保持为1。DN-1为最后数输出码的实际MSB。
5. 移位寄存器的1右移一位,使BN-2=1,而其余位均为0。
6. BN-2被设为1, BN-3到B0保持为0.同时DN-1保持MSB转换所得的值。此时，DAC的输出为VREF/4(若DN-1=0)或3VREF/4(若DN-1=1)。
7. 接着,将VIN与DAC的输出进行比较。若DAC的输出大于VIN，则比较器输出1，并将DN-2复位为0。若DAC的输出小于VIN，则DN-2仍为1。
8. 重复以上过程，直到DAC的输出趋近于VIN,并满足转换器分辨率的要求。

三、采样电路

在 SAR ADC 中，输入信号首先要经过采样。

从电路上看，采样并不是在波形上直接取一个数学点，而是通过采样开关和采样电容来完成。

• 采样阶段，开关闭合，输入信号和采样电容接在一起，电容上的电压会跟随输入信号变化；

• 保持阶段，开关断开，电容上保留下来的电压就是该采样时刻的输入值。

也就是说，ADC 是在时钟控制下，周期性地重复“接通—采样—断开—保持”这个动作。

每做一次，就把某一个时刻的输入电压保存下来。连续进行很多次以后，原来的连续时间信号就被转换成了一组离散的采样点。

四、混叠现象

为了防止混叠，采样频率至少应该是输入信号最高频率的两倍。

这个采样频率也被称作奈奎斯特频率，这类 ADC 也常被称作奈奎斯特 ADC。

奈奎斯特准则的核心就是：

• 采样速率至少应该是模拟信号最高频率的两倍。

• 这里先把两个频率分清楚：

输入频率：原始模拟信号本身变化的频率

采样频率：ADC 每秒进行多少次采样。

采样之后，ADC 真正拿到的已经不再是连续波形，而只是按固定时间间隔保存下来的一组电压值，也就是一组离散采样点。

如果两个不同频率的输入信号，在同一个采样频率下，最后落到的采样点完全一样，那么只看这些离散点，就无法判断原来的输入到底是哪一个，这就是混叠。

为了减少混叠带来的影响，常见的办法主要有两种：

• 让采样频率尽可能宽

• 增加抗混叠滤波器。

图1

举例：

如上图所示，采样频率fs=1000kHz(1M)，输入信号频率fsig=101KHZ，Vsig值为余弦信号，W=2Πfin，因为输入信号sig为连续时间t，而采样信号将输入信号转化为一个个离散的点，所以采样其实就是一个离散化的过程。 

我们一般把采样周期作为信号周期的1/n，也就是说以信号周期T内，采样n次，那么一信号周期时间换成采样周期时间为t=T= nTs=n/fs，将t的值带入信号频率公式就能得到采用频率公式，如上图所示，黑点为分别为n=1、2、3…时候的采样点。

混叠现象的解释：

上面例子中，信号频率为101kHz,采样出来的信号频率为图1蓝线所示，但是当信号频率为899Khz时，采样频率仍为1MHZ时，由数学知识可知，余弦信号加减2nп,信号不变，所得的采样后的信号频率仍然和101kHz时所采样的频率一样，这样就无法分辨出你的输入信号到底是哪一个，这就是从时域上面理解混叠现象。

所以采样频率必须是信号频率的两倍。

图2

五、相干采样

相干采样的关系可以写成：

Fin × Nfft = Fsample × M

其中：

• Fin：是输入频率。

• Nfft：是采样点数。

• Fsample：是采样频率。

• M：一般小于 Nfft。

相干采样方法要求在运行 ADC 仿真之前知道输入正弦波的确切频率 Fin。

在 ADC 工具箱中，使用相干采样方法时，需要输入首选精度、估计的 Fin、Fclk 以及采样点数。相干采样要求满足：

N × Fclk = FinNUM × Fin

为了将多个周期的采样点重新排列为单个正弦波周期，N 和 FinNUM 不能有公共因子。由于 N 总是 2 的幂，因此 FinNUM 取奇数通常是有效的选择。

在 ADC 工具箱中，也可以根据用户定义的 Fin 和 Fclk 自动确定 FinNUM 的值。

六、动态锁存比较器

比较器作为 ADC 中最重要的模块之一，它的性能决定了 ADC 的比较速度，并且会对 SAR ADC 整体的功耗、比较精度和噪声产生影响。

传统的静态比较器虽然不需要时钟控制，但是在进行数据比较时一直存在静态电流，因此漏电流功耗较大。

所以目前大多数 ADC 都使用动态锁存比较器。

两级动态锁存比较器能够加快比较速度，减小电压失调和电路噪声，并提高比较精度，更适用于高速高精度应用。

它主要由前置预放大级和正反馈锁存器构成。

前置预放大级用于放大输入差分信号，但该放大级带宽较小，放大过程延时较高。

正反馈锁存器通过交叉耦合 MOS 管的正反馈作用，将前级预放大的信号进行量化，加快比较过程。

由于动态锁存比较器需要在时钟控制下工作，所以在不进行比较时，几乎不存在静态功耗，更适合低功耗应用。

下面介绍一个常见的动态锁存比较器。

在复位阶段（CLK=0）期间，M3 和 M4 将 Di 节点预充电到 VDD，这会使 M8 和 M9 将输出节点放电到地。

复位结束后，CLK 变为 VDD，M3 和 M4 关闭，M5 打开，Di 节点上的共模电压开始下降，并在短时间内产生一个与输入相关的差分电压。

由于 VIN 和 VIP 的电压大小不同，导致两侧节点下降速度不同，从而使 PMOS 管 M14 和 M15 的导通速度也不同。先打开的一侧输出会先被拉高，而被拉高的一侧再通过正反馈，使另一侧的 NMOS 管打开，最终让另一侧输出保持低电平。

另外，M14 和 M15 不仅是预充电开关，也是第二锁存级的输入晶体管；

M12 和 M13 用于重置 Xi 节点，以避免 Xi 节点之间的电压失配，导致比较器偏移。

七、电荷比例 DAC 架构

采用CMOS工艺实现DAC时，比较常见的一种架构是电荷比列DAC。

如图所示，一个并联的二进制权重电容阵列与运算放大器相连，电容阵列的总电容为2N C。C可以取任意值，为单位电容值。工作时先将电容放电实现初始化，然后由数字信号控制电容接VREF或地，输出电压VOUT为电容间分压的函数。

电容阵列的总电容为2N C。因此，若MSB为1，其他位为0，则MSB电容和阵列中的其他电容之间出现分压。模拟输出电压VOUT为：

这验证了MSB对DAC输出的改变量为1/2V_REF。下图给出了这种情况下的等效电路。哥电容贡献的V_OUT与V_REF的比值可以归纳为：

这里假设了第K位D_K为1、其他位都为0。采用叠加法可以得到任意数字输入字对应的V_OUT值：

八、电荷注入和时钟馈通效应

1. 电荷注入

当 MOS 开关导通且 VDS 很小时，栅氧化层下面反型层沟道的电荷假设为 QCH。当器件关断时，电荷会向两端注入。向左注入到 VIN 的电荷对该节点基本没有太大影响，而注入到 CH 上的电荷会导致电容上的电压发生变化。

当开关导通的时候，同样也会有电荷注入，但由于输入电压是通过沟道电阻与 CH 相连的，所以这一误差基本可以忽略。

在数据采样系统中，电荷注入会导致非线性误差。受阈值电压影响，CH 上的电压变化与 VIN 不成线性关系。

2. 时钟馈通

时钟馈通是由 MOS 管栅源寄生电容 Cgs 和栅漏寄生电容 Cgd 引起的。

和电荷注入类似，开关导通时寄生电容对 MOS 管的影响可以忽略，电源最终会将 CLOAD 充至 VDD。在 MOS 关断时，Cgs、Cgd 与 Cload 构成一个容性分压器，使得 Cload 上的电压小于 VIN，一部分电压被寄生电容分去。

MOS 的 W 值越大，误差会越大。通过减小 W 值和增大负载电容，可以相应减小误差。

电荷注入示意图

时钟馈通示意图

九、栅极开关自举采样电路

在 ADC 中，采样保持电路的性能会直接影响 SAR ADC 的增益误差、非线性误差、速度和精度。

基本的采样保持电路存在电荷注入、时钟馈通、导通电阻非线性等问题，而导通电阻非线性会直接导致采样电压非线性，从而影响 ADC 的性能。

当MOS管工作在线性区时，导通电阻由下式给出：

其次，采样开关断开时，由于电荷注入效应，沟道电荷会注入到采样电容上，总沟道电荷为：

因此，可以想办法将 Vgs 变成一个固定大小的电压值，也就是用一个充好电的电容代替电压源。采样阶段，充电后的电容接入栅源之间；保持阶段，关闭采样开关，将电容接到电源和地之间预充。

由此可以得到开关自举电路。

上面的自举原理在电路实现中需要保证开关管有合适的驱动电压，避免任何沟道-衬底二极管的正向偏置，并为漏端承受大电压摆幅的器件提供合适保护，因此需要满足以下条件：

• M1 必须能够接通和断开 VDD；

• 导通阶段开关 M3 必须能承受自举电压；

• 开关 M4 必须和主开关工作在相同条件下；

• M5 的摆幅必须能够从自举电压达到 0。

结语

这一篇先把 SAR ADC 相关的几块内容按主线顺了一遍：先看逐次逼近 ADC 的工作原理和逐次逼近过程，再顺着引出采样电路、混叠现象、相干采样、动态锁存比较器、电荷比例 DAC，以及采样开关中的非理想效应和自举采样电路。

作为一名版图工程师对于电路的有些理解还不是很透彻，写的不够详细的地方还请谅解😘，也欢迎电路大神评论留言交流~

参考：

《数据转换器》-弗朗哥.马洛贝

《CMOS电路设计布局与仿真》-Jacob Baker