前面讲了在一个Page中MLC的写入操作，下面我们看多个Page写入的顺序和方法。
MLC的单个Cell内可以存2个bits，因此，同一page由三个条件确定：1、物理上同一WL（CG）。2、为了屏蔽BL之间的噪声干扰，分为奇偶BLe和BLo。3、从数位上，分为高低位Most Significant Bit MSB和Least Significant Bit LSB。
相邻的Page之间，会通过FG耦合相互影响，导致原本写入完成后很窄的Vt分布，在下一页写入操作时变宽。特别是Cell微缩后，FG间寄生电容变大，耦合增强，影响越发严重，成为影响MLC的最主要因素。
最初的Page写入方法
最基本的方法是顺序写入各个Page，从低WL到高WL，先BLe再BLo，先LSB到MSB。下图的数字标识了Page/Cell的写入次序。Cell的状态，LSB写入从最低的擦除态“11”转移到“10”，之后MSB写入再依次转移到“00”和“01”。
按照最简单的写入顺序，我们可能会遇到最差的FG耦合干扰问题。相邻的WL或BL都有直接的寄生电容耦合，所以后续相邻Cell写入，会升高本Cell Vt。
最差情况，LSB阶段，受害Cell A状态从“0”到“1”，相邻Cell保持擦除状态。在MSB阶段，受害Cell A写入"10"，即保持Vt不变，但相邻Cell都写入“01”到最高Vt。如下图，受害Cell的Vt会发生很大的偏移。
文末的表中有FG电容耦合的近似公式。可以看到，在原始写入方法中，或者减小寄生电容，或者减少周围Cell中写入Vt的移动量，都可以缓解FG耦合造成的影响。
第一种新Page写入顺序方案
为了减轻Cell之间耦合的影响，发展出了新的Page写入顺序，不一次性把Cell的Vt写入到位，而是将相邻的Cell交替写入。这样每次写入的Vt变化量减小，耦合影响降低一半。
对于BL-BL之间的耦合，我们在LSB阶段，先把Cell Vt移动到一个临时状态‘x0’。待邻近的Cell也完成LSB写入，造成受害Cell的Vt展宽。接着，再MSB阶段，‘x0’态继续写入到最终的“00”或“01”态。“01”态也会延迟到MSB阶段写入，避免LSB的干扰。相对最初的写入方案，受害Cell只受相邻Cell的MSB写入影响，干扰减轻约一半。对于WL-WL耦合，我们也是把MSB阶段延后到邻近WL的LSB阶段之后进行。可以看下图种数字标志的写入次序。
下图直观表现了，两个邻近Cell a和b，在该写入方案过程中Vt分布的变化。Cell耦合的近似表达放在文末的表里。顺带提下，此方案为每页Page增加了一个标识flag cell，在MSB阶段也会写入，用来在读取时区分LSB/MSB。
第二种新Page写入顺序
对BL-BL的耦合，还有改进空间。如果我们将邻近的BL在同一个写入周期内操作，那么就不存在后写入的BL对已经写好的BL的干扰，将其完全消除。为了做到这一点，需要增加一组BL选通晶体管，将同一WL上的奇偶BL都分到一组（也分为奇偶组），在写入操作时一起打开。将奇偶BL缓存内的数据同时写入这一组物理上邻近的BL，从而消除BL-BL的耦合干扰。
在一组BL的边界处，需要有一组Dummy BL来消除隔壁组的影响。但因为CSL/Well接触孔本来就需要一组dummy BL，可以直接利用，所以并没有增加面积。文末表中，也有这一方案的近似耦合表达式。
全线位架构All-Bit-Line (ABL) Architecture
前面提到，传统的NAND采用奇偶屏蔽的BL设计。在读取操作时，奇偶BL相互屏蔽，每次只能读取其中之一，因此，通常一对奇偶BL共享一套数据闩锁。此架构限制了写入和验证必须分奇偶BL进行，增加了同一WL上写入操作的时长。而随着Cell微缩，写入干扰越来越严重，影响NAND可靠性。
在2008年提出的ABL架构下，奇偶BL都有自己的灵敏放大器Sense amplifier (SA) ，且从电压检测改为电流检测。在ABL架构下，同一WL上的BL能同时写入和读取，比传统奇偶BL架构多一倍。因此，ABL架构将写入时长减少一半，相应的干扰施压时长减半，可靠性提高。另一方面，因为奇偶BL是同时写入的，所以它们之间没有写入干扰，FG-FG的干扰作用减轻。
在擦除操作时，FG-FG的干扰没有完全消除，但是从下图可以看到，其影响明显减弱，特别时最高级状态几乎没有Vt偏移。
