【知识分享】SerDes 高效学习笔记系列合集
- 2026-04-15 22:28:58
SerDes系列之 SSC扩频时钟技术
扩频时钟，又称展频（SSC-Spread Spectrum Clocking），当前PCIE、DDR、USB等几乎所有的高速接口都支持SSC的功能。电子工程师在日常的电气测试中经常与之接触，在电磁传导和辐射发射验证过程中，经常需要使用到芯片的SSC功能，它的物理表现形式，就是信号的比特率会在一个很小的范围内浮动，多见于周期性变化的时钟信号。
SerDes系列之FFE均衡技术
FFE的基本结构可以在RX侧或TX侧实现，其基本工作原理相同：它通过从同一信号源应用适当的延迟来产生多径信号，然后对它们进行线性缩放和组合以消除信道ISI。
SerDes系列之 Power over Coax 基础设计知识
PoC方案广泛应用于汽车、摄像头模块和其他类似的远程设备，本文总结了Power over Coax（PoC）同轴供电技术的工作原理、基本器件的选型标准和测试验证的方法。
SerDes系列之 Power over Coax 基础设计知识
SerDes系列之DFE均衡技术
当我们仔细研究FFE的“噪声放大”问题时，会发现，主比特位和前后校正位都必须经历信道衰减，换句话说，由于它的线性滤波器特性，存在于校正位中的噪声将与主信号相结合，对信道ISI的均衡效果产生影响。如果在某种程度上，可以使用“干净的”校正位来应用于主信号路径上的ISI抵消，信道损失将在不引入任何噪声放大的前提下进行均衡。
SerDes系列之CTLE均衡技术
CTLE（连续时间线性均衡）是一种施加在接收器上的线性模拟高通滤波器，通过衰减低频信号分量，以补偿奈奎斯特频率附近的衰减比例，从而实现信道补偿。当低频信号分量向下衰减并推入底噪范围时，CTLE就会失去调节动力，与Tx FFE 一样，CTLE 仅解决通道的总的低通滤波效应，使用上可以考虑避免重复。
SerDes系列之码间干扰的概念
码间干扰出现在传输介质或者元器件的带宽小于所发送的信号带宽时，从时域角度来看，传输路径的带宽限制会使发送信号的上升沿的变化速率变慢，有可能对信号造成高频衰减，并影响到实际数字逻辑电平的转换时序。
SerDes PoC 电感网络工作原理详解
PoC的工作原理可以描述如下：1.直流状态时，电感处于短路状态，电容处于开路状态，因此，接收端的电源能够通过电感注入到信号传输系统中，并在另一端通过电感为本地电路供电，而不会透过电容影响到两端的高速收发器；2.交流状态时，即高频信号注入时，电容器是低阻抗的，而电感器是高阻抗的，因此，高速信号能够正常进行传输；3.电感器和电缆的直流电阻应保持足够低，以允许有效的功率分配。
SerDes学习笔记：均衡技术详解 01
本文系统阐述了高速SerDes链路中均衡技术的应用原理与实现方法。重点介绍了发射端预加重/FIR均衡和接收端CTLE/DFE/FFE等主流均衡方案，详细探讨了各类均衡器的频域特性、时域效果及硬件实现架构。
SerDes学习笔记：均衡技术详解 02
本文系统阐述了高速SerDes链路中均衡技术的应用原理与实现方法。重点介绍了发射端预加重/FIR均衡和接收端CTLE/DFE/FFE等主流均衡方案，详细探讨了各类均衡器的频域特性、时域效果及硬件实现架构。
SerDes学习笔记：发射机均衡架构示例（USB3.1、PCIe3.0）
本文分析了不同速率下串行接口的发送端均衡架构设计。低速链路（如PCIe Gen1/2、USB3.1 Gen1）采用2抽头FIR滤波器，而高速链路（如PCIe Gen3/4/5、USB3.1 Gen2）使用3抽头FIR架构，引入预冲和去加重概念来补偿ISI。通过对比均衡前后脉冲响应和眼图，验证了均衡技术能有效改善信号质量。文章详细阐述了均衡参数定义、抽头系数计算方法及规范要求，并提供了USB3.1 Gen2在不同信道损耗下的均衡效果实测数据。
SerDes学习笔记：发射机均衡架构示例（USB3.1、PCIe3.0）
SerDes学习笔记：接收机CTLE均衡架构示例（USB3.1、PCIe3.0\4.0\5.0）
本文分析了USB3.1和PCIe标准中连续时间线性均衡器(CTLE)的设计演进。USB3.1Gen1采用一阶CTLE，其传递函数在长信道下具有有源滤波器特性；Gen2版本延续类似架构，通过Adc参数调节零点频率。PCIeGen3/4保持一阶结构但调整极点位置，Gen5升级为二阶传递函数，扩展Adc调节范围至-5dB~-15dB。研究表明，CTLE能有效改善信号完整性，通过参数优化可平衡信号衰减与码间干扰抑制。
SerDes学习笔记：接收机CTLE均衡架构示例（USB3.1、PCIe3.0\4.0\5.0）
SerDes学习笔记：DFE均衡架构示例（USB3.1、PCIe3.0\4.0）
本文探讨了DFE均衡器架构在不同数据接口中的应用特性。研究表明，抽头数量随数据速率提升而增加，1-16抽头架构较为常见。通过PCIeGen3/4实例分析，对比了单抽头、双抽头和15抽头DFE的性能差异，证明多抽头结构能通过精细调节有效提升噪声容限和降低误码率。文章详细阐述了DFE工作原理，包括其通过反馈信号对输入信号的补偿机制，以及不同抽头对消除码间干扰的作用。实验采用8Gbps速率(125ps/UI)进行波形仿真，直观展示了均衡处理前后的信号变化，为理解信道均衡技术提供了重要参考。
SerDes学习笔记：DFE均衡架构示例（USB3.1、PCIe3.0\4.0）
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