模拟版图学习笔记 | 从工具到 INV、DRC/LVS 一步到位

模拟版图是集成电路设计中“从理论到实物”的关键环节，本质是将前端设计（如电路原理图）转化为物理层面的几何图形，这些图形对应芯片制造过程中的光刻、蚀刻等工艺步骤，直接决定芯片的性能、功耗、面积及可靠性。

核心用途：将抽象的电路原理（如晶体管、电阻、电容的连接关系）转化为可制造的物理结构，确保电路功能正常实现，同时兼顾工艺兼容性、寄生参数控制（如寄生电容、电阻），避免因版图设计不当导致芯片失效。

学习模拟版图常用工具（如Cadence Virtuoso\Mentor Calibre），重点掌握基础操作，为后续绘制和验证打下基础：

1. 打开CIW（Command Interpreter Window）

CIW是工具的命令交互窗口，是操作的核心入口。

操作步骤：启动Cadence软件后，自动弹出CIW窗口；若未弹出，可通过“Start > Cadence > Virtuoso”重新启动，确保软件正常加载工艺库（如tsmc 0.18μm）后，CIW窗口可正常输入命令、查看操作日志和报错信息。

2. 打开Library Manager（库管理器）

库管理器用于管理版图相关的库、单元（Cell），是创建、打开、保存版图的核心工具。

操作步骤：在CIW窗口中，点击“Tools > Library Manager”，弹出库管理器窗口；可通过“File > New > Library”创建新库（需关联对应工艺库），通过“File > New > Cell”创建新的版图单元（如INV反相器），双击已有的Cell可打开对应的版图编辑窗口。

3. 基本快捷键

快捷键可大幅提升操作效率，重点记忆以下基础快捷键（以Cadence Virtuoso为例）：

e：打开设置窗口（用于调整版图编辑相关的参数、视图设置等）

r：绘制矩形（用于绘制金属层、多晶硅层等基础图形）

p：画线（用于连接不同图形或引脚，搭建版图的电路连接路径）

m：移动图形（选中图形后，按m可拖动至目标位置）

c：复制图形（选中图形后，按c可复制，点击目标位置完成粘贴）

f：将视角移动到最适观察（自动调整视图比例，使当前版图单元完整显示在窗口中，便于整体查看）

k：量距离（用于测量版图中两个图形、引脚或任意两点之间的距离，确认是否符合工艺最小间距要求）

w：返回上一视角（恢复到上一次调整的视图状态，方便回溯操作）

q：查看图形属性（选中图形后，按q可查看层信息、尺寸等）

Esc：取消当前操作

滚轮：放大缩小（手动调整视图比例，精准查看版图细节或整体布局）

shift+滚轮：左右移动（拖动视图左右滑动，查看版图水平方向的未显示部分）

ctrl+滚轮：上下移动（拖动视图上下滑动，查看版图垂直方向的未显示部分）

INV是模拟版图的基础单元，核心由一个PMOS晶体管和一个NMOS晶体管组成；因已有INV对应的电路图（Schematic），绘制时无需手动绘制晶体管，直接调用已有的器件单元即可，绘制需遵循工艺规则（如最小线宽、最小间距），步骤如下：

1. 前期准备

打开Library Manager，找到INV对应的Cell单元，打开其对应的Schematic（原理图），进而打开版图编辑窗口（Layout XL），调出层选择窗口（Layers），明确各层含义（如多晶硅Poly、金属层M1、有源区Active、P阱、N阱等）。

2. 调用器件单元（核心步骤）

因已有电路图，无需手动调用单个器件，直接通过“Generate All From Source”功能生成所有器件，操作如下：

在版图编辑窗口，找到并点击“Generate All From Source”选项，软 件会自动识别INV原理图中的器件（PMOS、NMOS晶体管），并根据原理 图参数，从已加载的工艺库中匹配对应器件单元，自动生成并放置到版 图窗口中。

调整两个晶体管的位置，确保PMOS与NMOS的栅极对齐（便于后续连接输入引脚IN），同时预留足够的连接空间，符合工艺最小间距要求。

3. 连接引脚与电源

输入引脚（IN）：连接PMOS和NMOS的栅极（多晶硅层），放置Pin并命名为IN，确保引脚与栅极图形接触良好。

输出引脚（OUT）：连接PMOS的漏极和NMOS的漏极，放置Pin并命名为OUT。

电源引脚（VDD）：连接PMOS的源极，放置Pin并命名为VDD。

地引脚（GND）：连接NMOS的源极，放置Pin并命名为GND。

4. 检查与保存

绘制完成后，目视检查图形是否完整、引脚连接是否正确，无明显错位或遗漏，将版图放置在坐标原点且处于第一象限内，避免版图超出合理坐标范围，影响后续验证和流片；点击“File > Save”保存版图，便于后续调用和验证。

版图绘制完成后，必须通过验证确保符合工艺规则和电路原理，核心验证包括DRC（设计规则检查）和LVS（版图与原理图一致性检查），两者缺一不可。

1. DRC（Design Rule Check，设计规则检查）

核心目的：检查版图是否符合工艺库规定的设计规则（如最小线宽、最小图形间距、层叠加要求等），避免因工艺限制导致芯片制造失败。

操作步骤：

在版图编辑窗口，点击“calibre——>Run nmDRC”，弹出DRC设置窗口。

选择对应的工艺规则文件（与加载的工艺库一致），点击“Run”开始检查。

检查完成后会弹出DRC报错窗口，窗口内会显示报错数量和详细报错信息，双击报错窗口中的错误条目，版图窗口会用红色标出该错误的具体位置，便于快速定位修改。

常见报错及修改方法：

Minimum Width（最小线宽）：某层图形线宽小于工艺要求，修改方法：选中报错图形，拉伸至规定最小线宽。

Minimum Spacing（最小间距）：两个图形间距过小，修改方法：移动其中一个图形，增大间距至规定值。

2. LVS（Layout vs Schematic，版图与原理图一致性检查）

核心目的：检查版图的电路连接关系是否与前端设计的原理图一致，确保版图实现了原理图的功能，避免因连接错误导致电路失效。

操作步骤：

提前准备好INV的原理图（Schematic），确保原理图已保存且无错误。

在版图编辑窗口，点击“calibre——>Run nmLVS”，弹出LVS设置窗口；在窗口中选择对应的规则文件，同时设置网表来源为“从schematic导出网表”，确保网表与原理图一致。

点击“Run”开始检查，检查过程中会生成LVS报告。

常见报错及修改方法：

报错1：Missing Net "IN" —— 对应“缺失网络”，表现为版图中输入引脚IN未与PMOS、NMOS栅极有效连接，或连接中断；修改方法：使用快捷键p画线，将IN引脚与PMOS、NMOS的栅极（多晶硅层）重新连接，确保接触良好，无连接中断，同时检查连线是否符合工艺最小线宽和间距要求。

报错2：Extra Net "M1_01" —— 对应“多余网络”，表现为版图中存在未在原理图中定义的金属线（如M1层多余连线），导致网络冗余；修改方法：选中该多余的金属线（M1层），按快捷键Del删除多余连线，删除后检查周边连接，避免误删有效连线。

报错3：Mismatched Device (NMOS W/L=1/0.18, Schematic W/L=2/0.18) —— 对应“器件不匹配”，表现为版图中NMOS晶体管的宽长比与原理图设定值不一致；修改方法：选中该NMOS晶体管，按快捷键q查看当前长宽参数，通过调整晶体管有源区内栅极的长宽，将长宽修改为原理图要求的2/0.18，调整后确保晶体管与周边连线无错位、无间距违规。

报错4：Pin Mismatch: Missing Pin "VDD" —— 对应“引脚不匹配”，表现为版图中未放置VDD电源引脚，与原理图中VDD引脚需求不匹配；修改方法：调用引脚，命名为VDD，将其连接至PMOS的源极，确保引脚与源极金属层接触良好，同时将引脚放置在便于后续连接的位置，符合版图布局规范。

报错5：Net Mismatch: "OUT" Connected to GND —— 对应“网络连接错误”，表现为输出引脚OUT误连接至地引脚GND，与原理图中OUT连接PMOS、NMOS漏极的要求不符；修改方法：删除OUT引脚与GND之间的多余连线，使用快捷键p重新将OUT引脚连接至PMOS和NMOS的漏极，连接后检查连线是否顺畅，无短路、无中断。

3. 验证总结

DRC和LVS验证需反复进行，直至无报错（DRC Clean、LVS Clean）；若报错较多，可先解决DRC报错（工艺规则问题优先），再解决LVS报错（功能连接问题），避免因工艺问题影响LVS检查结果。验证通过后，版图才算绘制完成，可用于后续的流片或进一步的仿真验证。

本笔记围绕模拟版图基础操作、INV版图绘制、DRC与LVS验证及报错修改展开，涵盖了入门必备的操作流程、快捷键、常见问题及解决方案，适配模拟版图初学者的学习需求。后续可结合实际工艺库和版图项目，熟练运用所学操作，重点关注工艺规则和版图与原理图的一致性，不断积累报错排查经验，逐步提升版图绘制和验证的效率与准确性。